Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZM
Poröse Au-Depots auf Halbleitersubstraten können durch selektives Ablegieren von elektrochemisch abgeschiedenen Ag/Au(70/30)-Schichten hergestellt werden. Die hierzu benötigten Prozesse sind mit den üblichen Verfahren des Wafer Level Packaging kompatibel und lehnen sich im prinzipiellen Prozeßablauf an die herkömmlichen Verfahren zum Au- und Au/Sn Bumping mittels galvanischer Abscheidung an. Die zu beschichtenden Wafer werden zunächst mit einer dünnen Galvanikstartschicht besputtert, dann mit einem lithographisch strukturierten Photoresist versehen, mit der Ag/Au-Legierung galvanisch beschichtet und schließlich ablegiert.
Hierzu wurden am Fraunhofer IZM stabile Ag/Au-Legierungselektrolyte auf der Basis von cyanidischen Edelmetallkomplexen sowie Elektrolyte auf der Basis von Thiosulfat/Sulfit entwickelt. Beide wässrige Systeme sind insbesondere zur Abformung von Fotoresistmasken geeignet und weisen sowohl eine gute Lichtbeständigkeit als auch eine hohe Strombelastbarkeit auf.
Die Formierung des Metallskeletts beruht auf Oberflächendiffusionsvorgängen und Clusterbildung während der anschließenden Ag-Abreicherung.. Zur Entlegierung stehen zwei unterschiedliche Methoden zur Verfügung. Beim rein chemischen Ätzen wird das Silber mit Hilfe geeigneter Oxidationsmittel in einem einfachen Tauchvorgang gelöst. Beim elektrochemischen Ätzen erfolgt die Silberoxidation mittels einer von außen an die Plating-Base angelegten Spannung. Ein wesentlicher Vorteil der letztgenannten Methode besteht darin, den Endpunkt der Silberabreicherung anhand des Strom/Spannungs-Verlaufs detektieren zu können.
Diese offenporigen Metallschwämme lasen sich mit einer gemittelten Skelettstruktur von etwa 20 nm bis 200 nm gezielt einstellen und besitzen ein Porenvolumen von ca. 70%.
Diese Depots eignen sich zum Thermokompressionsbonden mit reduzierten Drücken und Temperaturen ebenso wie für die Klebetechnik. Durch die hohe Kompressibilität des porösen Gefüges wird dabei eine geometrische Kompensation von Unebenheiten und Topographien auf Chip und Substrat ermöglicht.