Fraunhofer-Institut für Zuverlässigkeit und Mikrointegration IZMCu-TSV- Prozesslinie am ASSID/Dresden
800 m² Reinraumfläche (+220 m² Labor)
300 (200) mm Wafer-Prozesslinie für die Wafer-Level 3D-Systemintegration
- Kupfer-TSV-Technologie
- Hochdichte Verdrahtungtechnologie (RDL)
- Waferdünnen und Technologien für das Handling von dünnen Wafern (Temporäres Bonden / Debonden)
- Wafer-Level Bumpingtechnologien (ECD)
- Wafer-Level Assembly und Chip-Stacking